Ang teknolohiya sa pagputos usa sa labing hinungdanon nga proseso sa industriya sa semiconductor. Sumala sa porma sa pakete, kini mahimong bahinon sa socket package, surface mount package, BGA package, chip size package (CSP), single chip module package (SCM, ang gintang tali sa mga wiring sa printed circuit board (PCB) ug ang integrated circuit (IC) board pad matches), multi-chip module package (MCM, nga maka-integrate sa heterogeneous chips), wafer level package (WLP, lakip ang fan-out wafer level package (FOWLP), micro surface mount component (microSMD), ug uban pa), three-dimensional nga pakete (micro bump interconnect package, TSV interconnect package, ug uban pa), system package (SIP), chip system (SOC).
Ang mga porma sa 3D packaging nag-una nga gibahin sa tulo ka mga kategorya: gilubong nga tipo (paglubong sa aparato sa multi-layer nga mga wiring o gilubong sa substrate), aktibo nga tipo sa substrate (silicon wafer integration: una nga i-integrate ang mga sangkap ug wafer substrate aron mahimong aktibo nga substrate. ; unya paghan-ay sa multi-layer nga mga linya sa interconnection, ug pag-assemble sa ubang mga chips o mga component sa ibabaw nga layer) ug stacked type (silicon wafers stacked sa silicon mga wafer, mga chips nga gipatong-patong sa mga silicon nga wafer, ug mga chips nga gipatong-patong sa mga chips).
Ang 3D interconnection nga mga pamaagi naglakip sa wire bonding (WB), flip chip (FC), pinaagi sa silicon via (TSV), film conductor, ug uban pa.
Ang TSV nakaamgo sa bertikal nga interconnection tali sa mga chips. Tungod kay ang bertikal nga interconnection nga linya adunay pinakamubo nga gilay-on ug mas taas nga kalig-on, mas sayon nga makaamgo sa miniaturization, taas nga densidad, taas nga performance, ug multifunctional heterogeneous structure packaging. Sa parehas nga oras, mahimo usab nga magkonektar ang mga chips sa lainlaing mga materyales;
sa pagkakaron, adunay duha ka matang sa microelectronics manufacturing teknolohiya sa paggamit sa TSV proseso: tulo-ka-dimensional circuit packaging (3D IC integration) ug tulo-ka-dimensional silicon packaging (3D Si integration).
Ang kalainan tali sa duha ka porma mao nga:
(1) Ang 3D circuit packaging nagkinahanglan sa mga chip electrodes nga maandam ngadto sa mga bumps, ug ang mga bumps interconnected (gibugkos pinaagi sa bonding, fusion, welding, ug uban pa), samtang ang 3D silicon packaging usa ka direktang interconnection tali sa mga chips (bonding tali sa oxides ug Cu). -Cu bonding).
(2) Ang teknolohiya sa 3D circuit integration mahimong makab-ot pinaagi sa pagbugkos tali sa mga wafer (3D circuit packaging, 3D silicon packaging), samtang ang chip-to-chip bonding ug chip-to-wafer bonding makab-ot lamang pinaagi sa 3D circuit packaging.
(3) Adunay mga kal-ang tali sa mga chips nga gisagol sa proseso sa pagputos sa 3D circuit, ug ang mga materyales sa dielectric kinahanglan nga pun-on aron ma-adjust ang thermal conductivity ug thermal expansion coefficient sa sistema aron masiguro ang kalig-on sa mekanikal ug elektrikal nga mga kabtangan sa sistema; walay mga kal-ang tali sa mga chips nga gisagol sa 3D silicon packaging nga proseso, ug ang konsumo sa kuryente, gidaghanon, ug gibug-aton sa chip gamay, ug ang electrical performance maayo kaayo.
Ang proseso sa TSV makahimo og usa ka bertikal nga agianan sa signal pinaagi sa substrate ug ikonektar ang RDL sa ibabaw ug sa ubos sa substrate aron maporma ang usa ka three-dimensional nga agianan sa konduktor. Busa, ang proseso sa TSV mao ang usa sa importante nga mga bato sa pamag-ang alang sa pagtukod sa usa ka three-dimensional passive device structure.
Sumala sa han-ay tali sa front end of line (FEOL) ug sa back end of line (BEOL), ang proseso sa TSV mahimong bahinon sa tulo ka mainstream nga proseso sa paggama, nga mao, pinaagi sa una (ViaFirst), pinaagi sa tunga (Via Middle) ug pinaagi sa katapusang (Via Last) nga proseso, ingon sa gipakita sa hulagway.
1. Pinaagi sa proseso sa etching
Ang proseso sa pag-etching mao ang yawe sa paghimo sa istruktura sa TSV. Ang pagpili sa usa ka angay nga proseso sa pag-etching epektibo nga makapauswag sa mekanikal nga kusog ug elektrikal nga mga kabtangan sa TSV, ug dugang nga may kalabutan sa kinatibuk-ang kasaligan sa TSV nga tulo-ka-dimensional nga mga himan.
Sa pagkakaron, adunay upat ka mainstream nga TSV pinaagi sa mga proseso sa etching: Deep Reactive Ion Etching (DRIE), basa nga pag-ukit, photo-assisted electrochemical etching (PAECE) ug laser drilling.
(1) Deep Reactive Ion Etching (DRIE)
Ang lawom nga reaktibo nga ion etching, nailhan usab nga proseso sa DRIE, mao ang labing sagad nga gigamit nga proseso sa pag-etching sa TSV, nga kasagarang gigamit aron mahibal-an ang TSV pinaagi sa mga istruktura nga adunay taas nga aspeto nga ratio. Ang tradisyonal nga mga proseso sa pag-ukit sa plasma sa kasagaran makab-ot lamang ang giladmon sa pag-ukit sa daghang micron, nga adunay gamay nga rate sa pag-etching ug kakulang sa pagpili sa maskara sa pag-etching. Naghimo ang Bosch og katugbang nga mga pagpaayo sa proseso niini nga sukaranan. Pinaagi sa paggamit sa SF6 ingon usa ka reaktibo nga gas ug pagpagawas sa C4F8 nga gas sa panahon sa proseso sa pag-ukit ingon usa ka proteksyon sa passivation alang sa mga sidewall, ang gipaayo nga proseso sa DRIE angay alang sa pag-etching sa taas nga aspeto nga ratio sa vias. Busa, gitawag usab kini nga proseso sa Bosch human sa imbentor niini.
Ang numero sa ubos usa ka litrato sa taas nga aspeto nga ratio pinaagi sa pag-umol sa proseso sa DRIE.
Bisan tuod ang proseso sa DRIE kaylap nga gigamit sa proseso sa TSV tungod sa maayo nga pagkontrolar niini, ang disbentaha niini mao nga ang sidewall flatness dili maayo ug ang porma sa scallop nga wrinkle defect maporma. Kini nga depekto mas mahinungdanon kung ang pag-ukit sa taas nga aspeto nga ratio vias.
(2) Basa nga pagkulit
Ang basa nga pag-ukit naggamit sa kombinasyon sa maskara ug kemikal nga pag-ukit aron makulit pinaagi sa mga lungag. Ang labing sagad nga gigamit nga solusyon sa etching mao ang KOH, nga mahimong mag-etch sa mga posisyon sa substrate sa silicon nga wala mapanalipdan sa maskara, sa ingon maporma ang gitinguha nga istruktura sa lungag. Ang basa nga pag-ukit mao ang pinakauna nga paagi sa pag-ukit sa lungag nga naugmad. Tungod kay ang mga lakang sa proseso niini ug ang gikinahanglan nga mga ekipo medyo yano, kini angay alang sa mass production sa TSV sa mubu nga gasto. Bisan pa, ang mekanismo sa kemikal nga pag-ukit niini nagtino nga ang through-hole nga naporma sa kini nga pamaagi maapektuhan sa kristal nga oryentasyon sa silicon wafer, nga naghimo sa gikulit nga through-hole nga dili bertikal apan nagpakita sa usa ka tin-aw nga panghitabo sa lapad nga taas ug pig-ot nga ilawom. Kini nga depekto naglimite sa paggamit sa basa nga pagkulit sa TSV manufacturing.
(3) Photo-assisted electrochemical etching (PAECE)
Ang sukaranan nga prinsipyo sa photo-assisted electrochemical etching (PAECE) mao ang paggamit sa ultraviolet nga kahayag aron mapadali ang pagmugna sa mga pares sa electron-hole, sa ingon mapadali ang proseso sa electrochemical etching. Kung itandi sa kaylap nga gigamit nga proseso sa DRIE, ang proseso sa PAECE mas angay alang sa pag-ukit sa ultra-dako nga aspeto nga ratio pinaagi sa mga istruktura nga labi pa sa 100: 1, apan ang disbentaha niini mao nga ang pagpugong sa giladmon sa pag-ukit mas huyang kaysa DRIE, ug ang teknolohiya niini mahimong nanginahanglan dugang nga panukiduki ug pagpauswag sa proseso.
(4) Laser drilling
Lahi sa tulo ka mga pamaagi sa ibabaw. Ang pamaagi sa laser drilling usa ka pisikal nga pamaagi. Nag-una kini nga naggamit sa high-energy laser irradiation aron matunaw ug maalisngaw ang substrate nga materyal sa gitakda nga lugar aron pisikal nga makaamgo sa through-hole nga pagtukod sa TSV.
Ang through-hole nga naporma pinaagi sa laser drilling adunay taas nga aspect ratio ug ang sidewall kay patindog. Bisan pa, tungod kay ang laser drilling sa tinuud naggamit sa lokal nga pagpainit aron maporma ang through-hole, ang bungbong sa lungag sa TSV maapektuhan sa negatibo nga kadaot sa thermal ug makunhuran ang kasaligan.
2. Proseso sa pagdeposito sa liner layer
Ang laing yawe nga teknolohiya alang sa paghimo og TSV mao ang proseso sa pagdeposito sa liner layer.
Ang proseso sa pagdeposito sa liner layer gihimo human makulit ang through-hole. Ang gideposito nga liner layer kasagaran usa ka oxide sama sa SiO2. Ang liner layer nahimutang sa taliwala sa internal nga konduktor sa TSV ug sa substrate, ug nag-una nga nagdula sa papel sa paglain sa DC kasamtangan nga pagtulo. Gawas sa pagdeposito sa oxide, barrier ug seed layers gikinahanglan usab para sa conductor filling sa sunod nga proseso.
Ang gigama nga liner layer kinahanglan makatagbo sa mosunod nga duha ka sukaranan nga kinahanglanon:
(1) ang breakdown boltahe sa insulating layer kinahanglan nga makatagbo sa aktuwal nga mga kinahanglanon sa pagtrabaho sa TSV;
(2) ang gideposito nga mga lut-od kanunay nga makanunayon ug adunay maayo nga pagdikit sa usag usa.
Ang mosunod nga numero nagpakita sa usa ka litrato sa liner layer nga gideposito sa plasma enhanced chemical vapor deposition (PECVD).
Ang proseso sa pagdeposito kinahanglan nga ipasibo sumala sa lainlaing mga proseso sa paghimo sa TSV. Alang sa proseso sa atubangan pinaagi sa lungag, ang usa ka taas nga temperatura nga proseso sa pagdeposito mahimong magamit aron mapauswag ang kalidad sa layer sa oxide.
Ang kasagaran nga taas nga temperatura nga pagdeposito mahimong ibase sa tetraethyl orthosilicate (TEOS) inubanan sa proseso sa thermal oxidation aron mahimong usa ka makanunayon nga taas nga kalidad nga SiO2 insulating layer. Alang sa tunga-tunga nga agianan sa lungag ug likod nga proseso sa lungag, tungod kay ang proseso sa BEOL nahuman na sa panahon sa pagdeposito, gikinahanglan ang ubos nga temperatura nga pamaagi aron maseguro ang pagkaangay sa mga materyales sa BEOL.
Ubos niini nga kondisyon, ang temperatura sa pagdeposito kinahanglan nga limitado ngadto sa 450 °, lakip ang paggamit sa PECVD sa pagdeposito sa SiO2 o SiNx isip insulating layer.
Ang laing komon nga paagi mao ang paggamit sa atomic layer deposition (ALD) sa pagdeposito sa Al2O3 aron makakuha og mas dasok nga insulating layer.
3. Proseso sa pagpuno sa metal
Ang proseso sa pagpuno sa TSV gihimo dayon pagkahuman sa proseso sa pagdeposito sa liner, nga usa pa ka hinungdanon nga teknolohiya nga nagtino sa kalidad sa TSV.
Ang mga materyales nga mahimong mapuno naglakip sa doped polysilicon, tungsten, carbon nanotubes, ug uban pa depende sa proseso nga gigamit, apan ang pinaka-mainstream mao gihapon ang electroplated copper, tungod kay ang proseso niini hamtong na ug ang electrical ug thermal conductivity niini medyo taas.
Sumala sa kalainan sa pag-apod-apod sa iyang electroplating rate sa pinaagi sa lungag, kini mahimong nag-una gibahin ngadto sa subconformal, conformal, superconformal ug bottom-up electroplating mga pamaagi, sama sa gipakita sa numero.
Ang subconformal electroplating kay gigamit sa unang yugto sa TSV research. Ingon sa gipakita sa Figure (a), ang mga Cu ion nga gihatag pinaagi sa electrolysis gikonsentrar sa ibabaw, samtang ang ubos dili igo nga gidugangan, nga maoy hinungdan sa electroplating rate sa ibabaw sa through-hole nga mas taas kay sa ubos sa ibabaw. Busa, ang tumoy sa through-hole pagasirhan daan sa dili pa kini bug-os nga mapuno, ug usa ka dako nga haw-ang ang maporma sa sulod.
Ang schematic diagram ug litrato sa conformal electroplating method gipakita sa Figure (b). Pinaagi sa pagsiguro sa uniporme nga supplementation sa Cu ions, ang electroplating rate sa matag posisyon sa through-hole mao ang batakan sa mao usab nga, mao nga usa lamang ka seam ang mahibilin sa sulod, ug ang void volume mao ang mas gamay kay sa subconformal electroplating nga pamaagi, mao nga kaylap kini nga gigamit.
Aron sa dugang nga pagkab-ot sa usa ka void-free nga pagpuno nga epekto, ang superconformal electroplating nga pamaagi gisugyot aron ma-optimize ang conformal electroplating nga pamaagi. Ingon sa gipakita sa Figure (c), pinaagi sa pagpugong sa suplay sa Cu ion, ang pagpuno rate sa ubos mao ang gamay nga mas taas kay sa sa ubang mga posisyon, sa ingon optimizing ang lakang gradient sa pagpuno rate gikan sa ubos ngadto sa ibabaw sa hingpit nga pagwagtang sa seam sa wala. pinaagi sa conformal electroplating nga pamaagi, aron makab-ot ang hingpit nga walay sulod nga metal nga pagpuno sa tumbaga.
Ang bottom-up electroplating nga pamaagi mahimong isipon nga usa ka espesyal nga kaso sa super-conformal nga pamaagi. Sa kini nga kaso, ang electroplating rate gawas sa ubos gipugngan sa zero, ug ang electroplating lamang ang hinay-hinay nga gidala gikan sa ilawom hangtod sa taas. Dugang pa sa walay kapuslanan nga bentaha sa conformal electroplating nga pamaagi, kini nga pamaagi mahimo usab nga epektibo nga pagpakunhod sa kinatibuk-ang electroplating panahon, mao nga kini kaylap nga gitun-an sa bag-ohay nga mga tuig.
4. RDL proseso teknolohiya
Ang proseso sa RDL usa ka kinahanglanon nga sukaranan nga teknolohiya sa tulo-ka-dimensional nga proseso sa pagputos. Pinaagi sa kini nga proseso, ang mga interconnection sa metal mahimong mahimo sa duha ka kilid sa substrate aron makab-ot ang katuyoan sa pag-apod-apod sa pantalan o pagdugtong sa taliwala sa mga pakete. Busa, ang proseso sa RDL kaylap nga gigamit sa fan-in-fan-out o 2.5D/3D nga mga sistema sa pagputos.
Sa proseso sa pagtukod sa tulo-ka-dimensional nga mga himan, ang proseso sa RDL kasagarang gigamit sa interconnect TSV aron makaamgo sa lain-laing mga three-dimensional nga istruktura sa device.
Sa pagkakaron adunay duha ka mainstream nga proseso sa RDL. Ang una gibase sa photosensitive polymers ug inubanan sa tumbaga electroplating ug etching proseso; ang lain gipatuman pinaagi sa paggamit sa proseso sa Cu Damascus inubanan sa PECVD ug chemical mechanical polishing (CMP) nga proseso.
Ang mosunod magpaila sa mainstream nga mga agianan sa proseso niining duha ka RDL matag usa.
Ang proseso sa RDL base sa photosensitive polymer gipakita sa hulagway sa ibabaw.
Una, ang usa ka layer sa PI o BCB glue gitabonan sa ibabaw sa wafer pinaagi sa pagtuyok, ug human sa pagpainit ug pag-ayo, usa ka proseso sa photolithography ang gigamit sa pag-abli sa mga lungag sa gusto nga posisyon, ug dayon ang pag-ukit gihimo. Sunod, pagkahuman sa pagtangtang sa photoresist, ang Ti ug Cu gibuak sa wafer pinaagi sa usa ka pisikal nga proseso sa pagdeposito sa singaw (PVD) ingon usa ka babag nga layer ug usa ka layer sa binhi, matag usa. Sunod, ang una nga layer sa RDL gihimo sa gibutyag nga layer sa Ti / Cu pinaagi sa paghiusa sa mga proseso sa photolithography ug electroplating Cu, ug dayon ang photoresist gikuha ug ang sobra nga Ti ug Cu gikuha. Balika ang mga lakang sa ibabaw aron maporma ang usa ka multi-layer nga istruktura sa RDL. Kini nga pamaagi karon mas kaylap nga gigamit sa industriya.
Ang laing pamaagi sa paghimo sa RDL nag-una base sa proseso sa Cu Damascus, nga naghiusa sa mga proseso sa PECVD ug CMP.
Ang kalainan tali niini nga pamaagi ug sa proseso sa RDL base sa photosensitive polymer mao nga sa unang lakang sa paghimo sa matag layer, ang PECVD gigamit sa pagdeposito sa SiO2 o Si3N4 isip insulating layer, ug dayon usa ka bintana ang naporma sa insulating layer pinaagi sa photolithography ug reaktibo nga ion etching, ug Ti/Cu barrier/seed layer ug conductor copper ang sputtered matag usa, ug unya ang conductor layer thinned sa gikinahanglan nga gibag-on pinaagi sa Ang proseso sa CMP, nga mao, usa ka layer sa RDL o through-hole layer ang naporma.
Ang mosunod nga numero usa ka schematic diagram ug litrato sa cross-section sa usa ka multi-layer RDL nga gitukod base sa proseso sa Cu Damascus. Mamatikdan nga ang TSV una nga konektado sa through-hole layer V01, ug dayon gipatong gikan sa ilawom hangtod sa taas sa han-ay sa RDL1, through-hole layer V12, ug RDL2.
Ang matag layer sa RDL o through-hole layer gigama sa han-ay sumala sa pamaagi sa ibabaw.Tungod kay ang proseso sa RDL nanginahanglan sa paggamit sa proseso sa CMP, ang gasto sa paghimo niini mas taas kaysa sa proseso sa RDL nga gibase sa photosensitive polymer, busa ang aplikasyon niini medyo ubos.
5. IPD proseso teknolohiya
Alang sa paghimo sa tulo-ka-dimensional nga mga himan, dugang sa direkta nga on-chip integration sa MMIC, ang proseso sa IPD naghatag og laing mas flexible nga teknikal nga dalan.
Ang mga integrated passive device, nailhan usab nga proseso sa IPD, naghiusa sa bisan unsang kombinasyon sa mga passive device lakip ang on-chip inductors, capacitors, resistors, balun converters, ug uban pa sa usa ka bulag nga substrate aron mahimong usa ka passive device library sa porma sa usa ka transfer board nga mahimo flexible nga tawgon sumala sa mga kinahanglanon sa disenyo.
Tungod kay sa proseso sa IPD, ang mga passive device gihimo ug direkta nga gisagol sa transfer board, ang proseso nga dagan niini mas simple ug dili kaayo mahal kay sa on-chip integration sa mga IC, ug mahimong mass-produce nga daan isip passive device library.
Para sa TSV three-dimensional passive device manufacturing, ang IPD epektibo nga makabawi sa gasto nga palas-anon sa tulo-ka-dimensional nga mga proseso sa pagputos lakip na ang TSV ug RDL.
Dugang sa mga bentaha sa gasto, ang laing bentaha sa IPD mao ang taas nga pagka-flexible niini. Ang usa sa pagka-flexible sa IPD makita sa lain-laing mga pamaagi sa paghiusa, sama sa gipakita sa hulagway sa ubos. Dugang pa sa duha ka batakang pamaagi sa direktang pag-integrate sa IPD ngadto sa package substrate pinaagi sa flip-chip process sama sa gipakita sa Figure (a) o ang bonding process sama sa gipakita sa Figure (b), laing layer sa IPD mahimong i-integrate sa usa ka layer. sa IPD sama sa gipakita sa Figures (c)-(e) aron makab-ot ang mas lapad nga mga kombinasyon sa passive device.
Sa samang higayon, sama sa gipakita sa Figure (f), ang IPD mahimong dugang nga gamiton isip adapter board aron direktang ilubong ang integrated chip niini aron direktang makatukod og high-density packaging system.
Kung gigamit ang IPD sa paghimo og tulo-ka-dimensyon nga passive device, ang proseso sa TSV ug proseso sa RDL mahimo usab nga gamiton. Ang dagan sa proseso sa batakan parehas sa nahisgutan sa ibabaw nga on-chip integration nga pamaagi sa pagproseso, ug dili na masubli; ang kalainan mao nga tungod kay ang butang sa panagsama giusab gikan sa chip ngadto sa adapter board, dili kinahanglan nga tagdon ang epekto sa tulo-ka-dimensional nga proseso sa pagputos sa aktibo nga lugar ug interconnection layer. Kini dugang nga modala ngadto sa lain nga yawe nga pagka-flexible sa IPD: usa ka lain-laing mga substrate nga mga materyales mahimong flexible nga mapili sumala sa mga kinahanglanon sa disenyo sa mga passive device.
Ang substrate nga mga materyales nga magamit alang sa IPD dili lamang komon nga semiconductor substrate nga mga materyales sama sa Si ug GaN, apan usab Al2O3 ceramics, ubos nga temperatura / taas nga temperatura nga co-fired ceramics, glass substrates, ug uban pa. mga aparato nga gisagol sa IPD.
Pananglitan, ang three-dimensional nga passive inductor nga istruktura nga gisagol sa IPD mahimong mogamit usa ka baso nga substrate aron epektibo nga mapauswag ang pasundayag sa inductor. Sukwahi sa konsepto sa TSV, ang mga through-hole nga gihimo sa glass substrate gitawag usab nga through-glass vias (TGV). Ang litrato sa tulo-ka-dimensional nga inductor nga gigama base sa IPD ug TGV nga mga proseso gipakita sa hulagway sa ubos. Tungod kay ang resistivity sa glass substrate mas taas kay sa conventional semiconductor nga mga materyales sama sa Si, ang TGV three-dimensional inductor adunay mas maayo nga insulation properties, ug ang insertion loss tungod sa substrate parasitic effect sa taas nga frequency mas gamay kay sa ang naandan nga TSV three-dimensional inductor.
Sa laing bahin, metal-insulator-metal (MIM) capacitors mahimo usab nga gigama sa bildo substrate IPD pinaagi sa usa ka manipis nga film deposition proseso, ug interconnected sa TGV tulo-ka-dimensional inductor sa pagporma sa usa ka tulo-ka-dimensional passive filter istruktura. Busa, ang proseso sa IPD adunay halapad nga potensyal sa aplikasyon alang sa pagpalambo sa bag-ong tulo-ka-dimensional nga passive device.
Oras sa pag-post: Nob-12-2024